PCB绘制的注意事项范文

1、如何选择PCB 板材？

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB 板子(大于GHz 的频率)时这材质问题会比较重要。

例如，现在常用的FR-4材质，在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

2、如何避免高频干扰？

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

3、在高速设计中，如何解决信号的完整性问题？

信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

4、差分布线方式是如何实现的？

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side(并排, 并肩) 实现的方式较多。

5、对于只有一个输出端的时钟信号线，如何实现差分布线？

要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。

6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。这样信号质量会好些。

7、为何差分对的布线要靠近且平行？

对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值,此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

8、如何处理实际布线中的一些理论冲突的问题？

基本上,将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

晶振是模拟的正反馈振荡电路,要有稳定的振荡信号,必须满足loop gain与phase的规范,而这模拟信号的振荡规范很容易受到干扰,即使加ground guard traces可能也无法完全隔离干扰。而且离的太远,地平面上的噪声也会影响正反馈振荡电路。所以,一定要将晶振和芯片的距离进可能靠近。

确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead,不能造成信号的一些电气特性不符合规范。所以,最好先用安排走线和PCB 迭层的技巧来解决或减少EMI的问题,如高速信号走内层。最后才用电阻电容或ferrite bead的方式,以降低对信号的伤害。

约束条件控制蛇行线(serpentine)蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。

另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。所以,选择一个绕线引擎能力强的布线器,才是解决之道。

9、如何解决高速信号的手工布线和自动布线之间的矛盾？

现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。

例如,是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。

另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。所以,选择一个绕线引擎能力强的布线器,才是解决之道。

10、关于test coupon。

test coupon是用来以TDR (Time Domain Reflectometer)测量所生产的PCB板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。

所以，test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。

为了减少接地引线(ground lead)的电感值，TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)，所以，test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。

11、在高速PCB设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？

一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗。

12、添加测试点会不会影响高速信号的质量？

至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用在线既有的穿孔(via or DIP pin)当测试点)可能加在在线或是从在线拉一小段线出来。

前者相当于是加上一个很小的电容在在线，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

16、能介绍一些国外关于高速PCB 设计的技术书籍和数据吗？

现在高速数字电路的应用有通信网路和计算器等相关领域。在通信网路方面，PCB 板的工作频率已达GHz 上下，叠层数就我所知有到40 层之多。

计算器相关应用也因为芯片的进步，无论是一般的PC 或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。

因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工艺的需求也渐渐越来越多。这些设计需求都有厂商可大量生产。

17、两个常被参考的特性阻抗公式：

微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 为线宽，T 为走线的铜皮厚度，H 为走线到参考平面的距离，Er 是PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0 及1<(Er)<15 的情况才能应用。

带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35 及T/H<0.25 的情况才能应用。

18、差分信号线中间可否加地线？

差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。

19、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工？

可以用一般设计PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber 格式给FPC厂商生产。由于制造的工艺和一般PCB 不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)。

除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。

20、适当选择PCB 与外壳接地的点的原则是什么？

选择PCB 与外壳接地点选择的原则是利用chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。

例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground 做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。

21、电路板DEBUG 应从那几个方面着手？

就数字电路而言，首先先依序确定三件事情：

1）确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

2）确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。

3）确认reset 信号是否达到规范要求。

这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol 来debug。

22、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB 设计中的技巧?

在设计高速高密度PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

1）控制走线特性阻抗的连续与匹配。

走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。

2）选择适当的端接方式。

避免上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，因为这种串扰比同层相邻走线的情形还大。

利用盲埋孔(blind/buried via)来增加走线面积。但是PCB 板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。

除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

23、模拟电源处的滤波经常是用LC 电路。但是为什么有时LC 比RC 滤波效果差？

LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。

但是，使用RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

24、滤波时选用电感，电容值的方法是什么？

电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。

电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。

另外，如果这LC 是放在开关式电源(switching regulation power)的输出端时，还要注意此LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

25、如何尽可能的达到EMC 要求，又不致造成太大的成本压力？

PCB 板上会因EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。

除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。

尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。

注意高频器件摆放的位置，不要太靠近对外的连接器。

注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)，以减少高频的反射与辐射。

在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。

可适当运用ground guard/shunt traces 在一些特别高速的信号旁。但要注意guard/shunt traces 对走线特性阻抗的影响。

电源层比地层内缩20H，H 为电源层与地层之间的距离。

26、当一块PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？

将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。

如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？

数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。

28、在高速PCB 设计原理图设计时，如何考虑阻抗匹配问题？

在设计高速PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。

也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的**而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

29、哪里能提供比较准确的IBIS 模型库？

IBIS 模型的准确性直接影响到仿真的结果。基本上IBIS 可看成是实际芯片I/O buffer 等效电路的电气特性数据，一般可由SPICE 模型转换而得，而SPICE 的数据与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE 的数据是不同的，进而转换后的IBIS 模型内之数据也会随之而异。

也就是说，如果用了A 厂商的器件，只有他们有能力提供他们器件准确模型数据，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS 不准确，只能不断要求该厂商改进才是根本解决之道。

30、在高速PCB 设计时，设计者应该从那些方面去考虑EMC、EMI 的规则呢？

一般EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分。

一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置，PCB 叠层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本.。

例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射，器件所推的信号之斜率(slew rate)尽量小以减低高频成分，选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。

另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB 与外壳的接地点(chassis ground)。

31、如何选择EDA 工具？

目前的pcb 设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4 可以选择PADS或Cadence 性能价格比都不错。

PLD 的设计的初学者可以采用PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。

32、请推荐一种适合于高速信号处理和传输的EDA 软件。

常规的电路设计，INNOVEDA 的pads 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。

在做高速电路设计，模拟和数字混合电路，采用Cadence 的解决方案应该属于性能价格比较好的软件，当然Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。

33、对PCB 板各层含义的解释：

Topoverlay ----顶层器件名称，也叫top silkscreen 或者top component legend, 比如R1 C5,IC10.bottomoverlay----同理multilayer-----如果你设计一个4 层板，你放置一个free pad or via, 定义它作为multilay 那么它的pad 就会自动出现在4 个层上，如果你只定义它是top layer, 那么它的pad 就会只出现在顶层上。

34、2G 以上高频PCB 设计，走线,排版,应重点注意哪些方面？

2G 以上高频PCB 属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。

而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA 工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor 公司的boardstation 中有专门的RF 设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent 的eesoft，和Mentor 的工具有很好的接口。